由CYPRESS、瑞薩、IDT、NEC和三星公司組成的QDR協(xié)會開發(fā)出了QDR SRAM，旨在通過把性能提升為原先的4倍來滿足那些不僅需要標準ZBT(零總線轉向時間)或NoBL(無總線延遲)SRAM的低延遲和滿周期利用率，而且還需要大幅度提高工作頻率的系統(tǒng)對帶寬的要求。
 

QDR SRAM具有單獨的讀和寫端口，它們在每個數(shù)據(jù)引腳上以雙倍數(shù)據(jù)速率彼此獨立地工作，從而在一個時鐘周期中傳輸4個數(shù)據(jù)字，4倍數(shù)據(jù)速率因此而得名。采用分離的讀/寫端口完全消除了SRAM與存儲控制器之間發(fā)生總線爭用的可能性，而這卻是傳統(tǒng)的公用I/O器件需要解決的問題。QDRII SRAM具有被稱為回波時鐘的源同步時鐘，它們與數(shù)據(jù)輸出一道生成。QDR SRAM采用了HSTL(高速收發(fā)器邏輯)I/O標準，以便實現(xiàn)高速操作。
 

QDR SRAM面向那些需要在讀和寫操作之間進行轉換的應用，而DDR SRAM則主要面向需要進行數(shù)據(jù)流式處理(例如，先進行16項讀操作，然后再執(zhí)行16項寫操作)的應用，此時讀和寫操作之間的近期平衡為100%的讀操作或100%的寫操作。
 

在這種情況下，有一根QDR SRAM總線在50%的時間里未被使用。其它的總線可能具有不平衡的近期讀/寫比例。后面這兩種情況是促使人們進行DDR公用I/O SRAM開發(fā)的主要原因，在這種器件中，輸入和輸出數(shù)據(jù)共用同一根總線。在從讀操作向寫操作轉換的過程中，需要總線轉向周期，并減小了可用帶寬。然而對某些系統(tǒng)而言，這將產(chǎn)生優(yōu)于QDR架構的平均總線利用率?？刂菩盘枠O少，而且與QDR器件控制信號稍有不同。