隨著制程邁向5nm甚至3nm，半導體工藝復雜性劇增導致高密度SRAM在先進技術節(jié)點處的縮小變得更為有限。為減少面積和能耗，STT-MRAM存儲器已成為替代基于SRAM的最后一級高速緩存存儲器的有希望的候選者。STT-MRAM器件的核心元件是磁隧道結，其中薄介電層夾在磁固定層和磁自由層之間。通過利用注入磁隧道結的電流切換自由磁層的磁化來執(zhí)行存儲單元的寫入。

與合作伙伴如GlobalFoundries、華為、美光、高通、索尼半導體解決方案、臺積電和西部數(shù)據(jù)合作，Imec通過兩步驟分析5nm技術節(jié)點上為高性能計算領域引入STT-MRAM的可行性。

Imec在會議上展示了在5nm節(jié)點上SRAM和STT-MRAM之間功率性能的比較。該分析基于設計技術協(xié)同優(yōu)化和硅驗證模型，結果顯示STT-MRAM滿足高性能計算領域對5nm緩存存儲器的性能要求。

在第一步中執(zhí)行設計技術協(xié)同優(yōu)化（DTCO）以定義5nm節(jié)點處的STT-MRAM單元的要求和規(guī)范。 Imec確認高性能2 *垂直平面（CPP）STT-MRAM位單元（MRAM間距是45nm接觸柵極間距（CPP）的兩倍）是5nm最后級緩存的首選解決方案，采用193浸入式單圖案光刻技術，降低了技術成本。 DTCO還揭示了實現(xiàn)磁隧道結的高開關速度所需的電流密度的要求。對于3.8至5.4mA / cm2的目標電流密度，需要3.1至4.7Ωμm2的電阻面積。
   
在第二步中，在300mm Si晶片上制造高性能ST-MRAM單元，并通過實驗測量磁隧道結的特性。然后將這些Si驗證數(shù)據(jù)用于5nm節(jié)點處的高性能計算域的SRAM芯片和STT-MRAM存儲器在最后一級高速緩存設計的模型中進行比較。在本步驟中，IMEC對經過硅驗證的pMTJ緊湊模型進行了設計分析，該模型與5nm節(jié)點兼容，對于讀寫操作，pMTJ的標稱訪問延遲分別小于2.5ns且小于7.1ns。分析表明STT-MRAM滿足高性能計算中一級到三級緩存的眾多要求，并且為讀寫訪問提供了超過SRAM的顯著能量增益。STT-MRAM單元面積僅為SRAM的43.3％。

Imec指出：DTCO和Si驗證模型首次讓我們得出結論，MRAM與SRAM（即分別用于讀寫操作時超過0.4MB和5MB密度）相比，在高密度存儲器上應用STT-MRAM存儲器芯片能效更高，并且STT-MRAM的延遲足以滿足高性能計算領域中最后一級緩存的要求，在100MHz時鐘頻率下運行。

對于大密度存儲器，STT-MRAM存儲器相對于SRAM有顯著的能量增益。無論讀寫不對稱與否和在哪個應用領域，在5nm節(jié)點低于12M字節(jié)的高速緩存容量，STT-MRAM存儲器可行性更高、顯得更勝一籌。
 
 

關鍵詞：SRAM   ST-MRAM